D flip-flop, juga disebut delay flip-flop, dapat digunakan untuk menyediakan penyimpanan sementara satu bit informasi. Gambar 10.39 (a) menunjukkan simbol rangkaian dan tabel fungsi dari edge-triggered negatif D flip-flop. Saat jam aktif, bit data (0 atau 1) yang ada di input D ditransfer ke hasil. Dalam D flip-flop Gambar 10.39, transfer data dari input D ke output Q terjadi transisi berjalan negatif (TINGGI ke RENDAH) dari input jam. Input D dapat memperoleh status baru saat jam tidak aktif, yang merupakan periode waktu antara transisi TINGGI-ke-RENDAH berturut-turut. D flip-flop dapat memberikan penundaan maksimum selama satu periode clock. Tabel karakteristik dan peta Karnaugh yang sesuai untuk flip-flop D pada Gambar 10.39 (a) ditunjukkan pada Gambar 10.39 (c) dan (d) masing-masing. Persamaan karakteristiknya adalah sebagai berikut:
Qn+1 = D (10.21)
10.7.1 J-K Flip-Flop sebagai D Flip-Flop
Gambar 10.40 menunjukkan bagaimana J-K flip-flop dapat digunakan sebagai D flip-flop. Ketika input D adalah logika '1', input J dan K adalah logika '1' dan '0' masing-masing. Menurut tabel fungsi dari J-K flip-flop, dalam kondisi input ini, output Q akan masuk ke status logika '1' saat clock. Juga, ketika input D adalah logika '0', input J dan K masing-masing adalah logika '0' dan '1'. Lagi, menurut tabel fungsi J-K flip-flop, dalam kondisi input ini, output Q akan berjalan ke status logika '0' saat clock. Jadi, dalam kedua kasus, masukan D diteruskan ke keluaran saat flip-flop memiliki clock.
10.7.2 D Latch
Dalam kait D, output Q mengikuti input D selama input clock (juga disebut ENABLE input) adalah TINGGI atau RENDAH, tergantung pada level jam yang direspons. Saat ENABLE input masuk ke level tidak aktif, output mempertahankan status logika sebelum ENABLE input menjadi tidak aktif selama seluruh periode waktu input ENABLE tidak aktif.
Flip-flop D tidak sama dengan kait D. Dalam D flip-flop, data pada input D adalah itransfer ke output Q pada transisi positif atau negatif dari sinyal clock, tergantung pada flip-flop, dan status logika ini ditahan pada output sampai kita mendapatkan jam efektif berikutnya transisi. Perbedaan antara keduanya diilustrasikan lebih lanjut pada Gambar 10.41 (a) dan (b) yang menggambarkan berfungsi dari kait D dan flip-flop D.
Example
Gambar 10.42 menunjukkan diagram sirkuit logika internal dari salah satu dari empat kait D dari empat bit D latch di IC 7475. (a) Berikan argumen untuk membuktikan bahwa output Q akan melacak input D hanya jika input ENABLE adalah TINGGI. (b) Juga, buktikan bahwa keluaran Q memiliki nilai yang dimilikinya sebelum Input ENABLE menjadi RENDAH selama input ENABLE adalah RENDAH.
Jawaban :
(a) Jika input ENABLE TINGGI, gerbang AND atas diaktifkan sedangkan gerbang AND bagian bawah diaktifkan dengan disabilitas. Output dari gerbang AND atas dan bawah adalah D dan logika '0' masing-masing. Mereka merupakan masukan dari gerbang NOR yang keluarannya adalah D. Oleh karena itu, keluaran Q adalah D.
(b) Ketika input ENABLE menjadi RENDAH, gerbang AND atas dinonaktifkan (dengan outputnya menjadi logika '0') dan gerbang AND yang lebih rendah diaktifkan (dengan outputnya menjadi sama dengan output Q. Karena umpan baliknya). Output gerbang NOR dalam hal ini adalah Q, yang berarti output Q menahan statusnya selama input ENABLE LOW.
Tidak ada komentar:
Posting Komentar
Terima kasih telah memberikan komentar :)